Cache L2, Cache L3 Intel Skylake và Intel Broadwell

Trong phần này, tất cả chúng ta sẽ đi sâu hơn một chút vào các tác dụng phong cách thiết kế vi mô của bộ xử lý Intel Xeon Scalable mới. Chúng tôi đang thực hiện đánh giá tổng thể về Intel Xeon Scalable từ Lever nền tảng, chipset, liên kết mạng lưới, benchmarks, vendor launches, và SKU stacks. Vì các bộ vi giải quyết và xử lý mới mang tên khá dài, nên chúng tôi sử dụng tên mã chính thức của Skylake-SP trong nội dung bài viết này

1. Ban đầu với cùng một lõi Skylake

Chúng tôi khởi đầu bàn thảo về bản vẽ xây dựng vi mô với lõi Skylake-SP căn bản. Điều đáng bỡ ngỡ là 1 số ít người hâm mộ rất có thể nhận thấy đó là lõi Skylake căn bản đã được Intel sử dụng trong vô số nhiều năm. &Amp; tiếp sau đó mở rộng thêm bộ nhớ L2 & tăng lên FMA trong AVX (vector nâng cao)

không hẳn tổng thể toàn bộ các chip xử lý sẽ sở hữu đơn vị chức năng FMA thứ hai. Đấy là một phần khác của việc biệt lập giữa các tầng bộ giải quyết không giống nhau.

đây chính là slide biểu đạt một số cải tiến về bản vẽ xây dựng vi mô kỹ thuật hơn Broadwell-EP.

Intel kỳ vọng cải sinh hiệu năng IPC tăng 10% so với lõi Intel Xeon E5-2600 V4 (Broadwell-EP) Các thông số kỹ thuật sau của chúng tôi sẽ đã cho chúng ta thấy rằng ở cùng vận tốc đó, chúng tôi phân biệt hiệu năng > 30% so với Intel Xeon E5-2600 V1 (Sandy Bridge-EP)

>>> Xem thêm: Dell T640

đó là 1 số ít liệu quan trọng vì hai lý do. Đầu tiên, các máy chủ Intel Xeon E5-2600 V1 là những máy đã đạt tới chu kỳ làm mới 5 năm với thế hệ gia đình Intel Xeon. Thứ 2, cải tổ 30% + IPC được kết phù hợp với con số Core tối đa tăng từ 8 đến 28 Core. Đây là lúc tương thích để ra mắt chu kỳ sửa chữa ở quy mô không nhỏ. Trên cùng một nguyên tắc chung là ở cùng một tốc độ đo, 3 chip Skylake-SP sẽ thực hiện việc làm bằng bốn 4 Intel Xeon E5-2600 V1.

2. Bản vẽ xây dựng Intel Skylake SP Microarchitecture chuyển đổi khái niệm Cache L2 & L3.

Intel đã thực hiện thay đổi để tăng số lượng Low Latency mà nó có sẵn cho mỗi lõi. Phần server được bức tốc 768KB Cache L2 cho tổng cộng 1MB Cache L2 đối với trước kia chỉ là 256M Cache.

cùng theo đó, Intel đã giảm bộ nhớ lưu trữ cache L3 gần một nửa từ 2,5MB (lõi trong Broadwell-EP) xuống còn 1,375M(lõi trong Skylake-SP). Sự đổi khác đó giúp Intel giảm chi phí bán dẫn để tăng kích cỡ bộ lưu trữ Cache L2 & cốt lõi đếm toàn bộ tổng thể trên một chu trình 14nm.
Vậy nguyên nhân Vì Sao Intel sẽ tiến hành thay đổi độ trễ bộ nhớ lưu trữ cache ??? Dễ dàng là vì bộ lưu trữ Cache L2 có gia tốc nhanh hơn bộ đệm L3 từ 3,5-4 lần. Khi lượng lõi tăng lên, độ trễ bộ lưu trữ Cache L3 tạo thêm cho nên vì thế Intel cần di chuyển nhiều tài liệu CPU hơn. Nên việc chuyển đổi phong cách xây dựng này làm giảm tải trọn vẹn cho bộ đệm Cache L3, Đây củng tạo nên sự chuyển đổi khi đối chiếu thông số kỹ thuật Cache không phải như trước đây.

>>> Xem thêm: cho thuê sever

Một cách thức mà Intel đang sử dụng là để cho bộ nhớ Cache L3 giảm tải là đây. Đây chính là slide của Intel diễn tả sự khác biệt về chu trình vận hành:

Chìa khóa ở đây chính là thay vì tài liệu được coppy cả vào cache L2 và L3, tài liệu có thể được tải trực tiếp vào bộ đệm L2. Nếu như khách hàng là một trong những Chuyên Viên về storage quen với sự thu xếp lưu trữ bạn cũng có thể tưởng tượng vấn đề này cũng giống như việc rất có thể tải dữ liệu liên đới lên cấp NVMe và sau đó xủ lý & đẩy thẳng tài liệu ra. Không như SSD SATA/ SAS hoặc HDD cần thay phải coppy nó vào cả hai tầng trước khi sử dụng nó.

Để được rõ nét, tổng kích cỡ bộ nhớ cache đi xuống với thiết kế này. L2 + L3 trên Broadwell-EP là 2,75MB trong những khi trênSkylake-SP là 2,375MB. Bộ lưu trữ cache Broadwell-EP L3 có một bản sao của dữ liệu bộ nhớ cache L2 vì vậy ta có tổng bộ nhớ lưu trữ cache L3 là 2,5MB. Cách tính cache trước đây là số core nhân với tổng nhớ cache VD: CPU E5 2620v4 có 8 core x 2,5Mb = 20M Cache. Tuy vậy với bản vẽ xây dựng mới mẻ này việc đối chiếu Cache giữa 2 dòng mới & cũ là không hề vì 2 kiến trúc Xeon trên 2 nền tảng công nghệ không giống nhau.

Intel không lúc nào cho tất cả chúng ta cái nhìn này, nhưng trải qua một bài trình diễn dài, nhưng bản phác thảo cực kì thô sơ về lý do Nguyên Nhân công trình này trông tương tự như thế này:

kết quả vì mỗi lõi hoàn toàn có thể nhận được bộ nhớ lưu trữ Cache L2 độ trễ thấp hơn, nó rất có thể nhận được quyền lợi lớn tại mức dung tích giữa 256KB & 1MB trong những lúc từ bỏ tương đối ít từ 0-256KB và 1MB đến 2,375MB. 128KB cuối cùng là đồng bằng còn sót lại trong các form size bộ lưu trữ cache kết quả.

Đó là một trong những sơ đồ rất thô sơ để minh họa cho việc cân đối. Yếu tố khác rõ ràng là bộ nhớ lưu trữ cache L3 được sẻ chia có nghĩa là dữ liệu độ trễ cao hơn nữa trong bộ nhớ cache L3 của Broadwell-EP có sẵn cho những lõi khác. Với Skylake-SP, không có rất nhiều dữ liệu cache L3 được san sẻ trên chip này.

thực tế, điều đó tức là kết phù hợp với các cách tân lưới Skylake-SP, phần lớn thời gian Skylake-SP nhanh hơn, nhưng vẫn có khi Broadwell-EP nhanh hơn. Dưới đây là tài liệu của Intel sử dụng các phần tử SPECint_rate 2006.

kiến trúc Intel Skylake SP L3 Cache Inclusive V Không bao gồm SPECint

bản vẽ xây dựng Intel Skylake SP L3 Cache Inclusive V chưa bao gồm SPECfp

Về cơ bản những gì tài liệu này cho tất cả chúng ta biết là so với khối lượng việc làm SPECint & SPECfp, có bộ nhớ cache L2 lớn hơn tức là phần trăm truy vấn bộ nhớ cache độ trễ thấp tăng lên. Nó cũng cho tất cả chúng ta thấy rằng đối với các khối lượng công việc này Cache L3 lớn hơn hay nhỏ hơn trong phong cách xây dựng mới Skylake-SP củng không ảnh hưởng nhiều.

>>> Xem thêm: CT250MX500SSD1